Icarus Verilog Verilog仿真综合工具

Icarus Verilog 是一个Verilog仿真综合工具。它像一个编译器一样运行,将用Verilog(IEEE-1964)写的源码编译成相应的目标主机的代码。对于批量仿真,这个编译器可以生成一种叫做vvp汇编语言的中间格式。这个中间格式用vvp命令执行。对于综合,编译器生成期待格式的网表。

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